关于自动化毕业论文开题报告范本
基于FPGA的数字电压计的设计
1 课题设计的目的和意义
传统的数字电压计设计通常以大规模ASIC(专用集成电路)为核心器件，并辅以少量中规模集成电路及显示器件构成。ASIC完成从模拟量的输入到数字量的输出，是数字电压表的心脏。这种电压计的设计简单、精确度高，但是这种设计方法由于采用了ASIC器件使得它欠缺灵活性，其系统功能固定，难以更新扩展。后来发展起来的用微处理器(单片机)控制通用A/D转换器件的数字电压计的设计的灵活性明显提高，系统功能的扩展变得简单，但是由于微处理器的引脚数量有限，其控制转换速度和灵活性还是不能满足日益发展的电子工业的需求。而应用EDA(电子设计自动化)技术及FPGA(现场可编程门阵列)，其集成度高、速度快、性能十分可靠、用户可自由编程且编程语言通俗易懂、系统功能扩展非常方便。采用FPGA芯片控制通用A/D转换器可使速度、灵活性大大优于由微处理器和通用A/D转换器构成的数字电压计。
数字电压计的高速发展，使它已成为实现测量自动化、提高工作效率不可缺少的仪表，数字化是当前计量仪器发展的主要方向之一，数字电压计已经进入了精密标准测量领域。这个课题的目的和意义在于使自己掌握对数字电压表的理解，自己动手设计数字电压计并进行系统仿真。
现代电子设计技术的核心为EDA技术。EDA技术就是依靠功能强大的计算机，在EDA工具软件平台上，对以硬件描述语言VHDL为系统逻辑描述手段完成的设计文件，自动的完成逻辑编译，逻辑化简，逻辑分割，逻辑综合，结构综合，以及逻辑优化和仿真测试，直至显示既定的电子线路系统功能。
2 课题设计的主要内容
2.1 数字电压计
采用EDA(电子设计自动化)技术和FPGA(现场可编程门阵列)芯片设计数字电压计。整个设计采用VHDL语言，由ADC0809转换控制模块、数据转换模块、译码模块和显示模块组成。并在MAX+PLUS Ⅱ下进行软件编程实现正确的工作时序后，将编译结果下载到FPGA芯片上生成SoC(片上系统)。
2.2 FPGA
现场可编程门阵列FPGA是一种新型的高密度PLD，采用CMOS-SRAM工艺制作。FPGA的结构一般分为三部分：可编程逻辑块，可编程I/O模块和可编程内部连线。配置数据可以存储在计算机上，设计人员可以控制加载过程，在现场修改器件的逻辑功能，即所谓现场可编程。
2.3 ADC0809转换器
ADC0809是采样分辨率为8位的、以逐次逼近原理进行模数转换的器件。其内部有一个8通道多路开关，它可以根据地址码锁存译码后的信号，只选通8路模拟输入信号中的'一个进行A/D转换。
2.4 VHDL语言程序
VHDL主要用于描述数字系统的结构，行为，功能和接口。VHDL的程序结构特点是将一项工程设计，或称设计实体(可以是一个元件，一个电路模块或一个系统)分成外部(或称可视部分)和内部(或称不可视部分)，即涉及实体的内部功能和算法完成部分。
状态机是一类很重要的时序电路，是许多数字电路的核心部件。除了输入信号、输出信号外，状态机还包括一组寄存器，它用于记忆状态机的内部状态。状态机寄存器的下一个状态及输出，不仅同输入信号有关，而且还于寄存器当前状态有关。
3 设计方案
3.1 硬件设计部分
3.1.1 硬件电路设计
硬件电路包括模数转换电路，控制电路和显示电路。
3.1.2 FPGA功能模块设计
(1)A/D转换的控制模块设计
采用Altera公司EP1K30TC144-3 FPGA芯片作为系统的核心器件，负责ADC0809的A/D转换的启动、地址锁存、输入通道选择、数据读取。主要采用VHDL的多进程状态机完成。
(2)数据转换模块设计
本设计采用5 V参考电压，测量范围为0～5 V，由于转换器为8位，则电压的最小分辨率为0.02V，通过编写查表程序，对电压进行BCD编码，将8位二进制数转换为BCD码。
(3) 显示模块设计
本模块的任务是把数据处理模块处理得到的BCD码转换成能被显示器识别的字型编码。8位二进制数转换成BCD码后为12位，因此需3个七段显示器显示结果。为了节省资源，采用扫描方式控制显示器的显示，扫描时钟由CLK提供，其频率应大于100 Hz，否则会有闪烁现象。
3.2 软件测试部分
选EP1K30TC144-3为目标器件并进行引脚锁定后，将程序下载到目标配置器件。先对ADC0809进行初始化，改变其模拟通道输入电压。采样电路对电压进行采样后，FPGA控制ADC0809对信号进行模数转化，然后将二进制数转换为BCD码，最后通过译码程序将结果显示在七段显示器上。在实验过程中，需要反复的调试每个模块的功能，使的整个系统完成正确的测量和显示电压功能。
4 实施计划
(1)1-4周 查阅资料，撰写开题报告，翻译外文资料。
(2)4周 开题报告答辩。
(3)5-10周 进行毕业设计的理论研究、方案设计、软硬件设计、工艺设计、实验测试等。
(4)11周 中期检查
(5)11-13周 撰写毕业设计论文并完成初槁
(6)14-15周 指导教师检查、批改论文;学生修改论文，定稿。
(7)15周 毕业设计答辩资格审查。
(8)16周 毕业设计答辩。
5 主要参考文献
[1] 谢淑如.Protel PCB 99 SE电路板设计.北京：清华大学出版社，2001.
[2] 褚振勇.FPGA设计及应用.西安：西安电子科技大学出版社，2003.
[3] 陈耀和.VHDL语言设计技术.北京：电子工业出版社，2004.
[4] 康华光.电子技术基础(模拟部分).北京：高等教育出版社，2001.
[5] G.. Desquilbet, C. Foucher, and P. Fauquembergue, Statistical Analysis of Voltage Dips, Amsterdam, The Netherlands, PQA-94.
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