用CPLD实现DSP与PLX9054之间的连接
摘要：介绍了利用CPLD实现DSP芯片TMS320C6711b和PCI桥芯片PLX9054之间高速数据传输的系统设计方法，并给出了相应的系统设计原理图，同时对该系统的性能进行了分析。ＣＰＬＤ是一种复杂的用户可编程逻辑器件。它以操作灵活，开发迅速，投资风险低，可多次编程擦写和在系统可编程（Ｉｎ Ｓｙｓｔｅｍ ｐｒｏｇｒａｍｍａｂｉｌｉｔｙ）等特点而成为一种可优化硬件电路设计且具竞争力的产品。近年来，随着微电子集成工艺的不断发展，各种系列的ＣＰＬＤ可为简单ＰＡＬ综合设计到先进实时硬件现场升级等全部范围内的任务设计提供全套的解决方法。本文将给出如何使用Ｘｉｌｉｎｘ公司的ＣＰＬＤ器件ＸＣ９５００ＬＶ实现ＰＬＸ９０５４的局部总线 （ｌｏｃａｌ ｂｕｓ）和ＤＳＰ的ＨＰＩ口之间的实时通信方法。采用这种设计可以以单字或ＤＭＡ方式完成主机与ＤＳＰ之间的高速数据传输，传输速率可达到１６Ｍｂ／ｓ。该方法可广泛应用于实时图形、图像及动画处理等场合。
图1
１ 设计需求
１．１ ｌｏｃａｌ ｂｕｓ接口要求
ＰＬＸ９０５４是ＰＣＩ接口专用主从器件，包括通信、网络、磁盘控制、多媒体等高性能接口功能。ＰＬＸ９０５４可以以多种方式实现从ｐｃｉ ｂｕｓ端到ｌｏｃａｌ ｂｕｓ端(局部总线)的数据转移, 如直接传输，ＤＭＡ控制传输等。通过ｐｃｉ ｂｕｓ和ｌｏｃａｌ ｂｕｓ之间以六个可编程ＦＩＦＯ的不同连接可实现突发并发传输， 同时也可通过串行ＥＥＰＲＯＭ或ＰＣＩ主控设备对ＰＬＸ９０５４内部的配置寄存器进行设置，其简化框图如图１所示。图中，通过配置ＥＥＰＲＯＭ可设置ＰＬＸ９０５４作为ＰＣＩ总线的从设备?工作在Ｃ模式下（数据、地址总线非复用），该模式下的.ｌｏｃａｌ ｂｕｓ数据宽度为１６ｂｉｔ，同时，通过使能外部设备就绪信号ＲＥＡＤＹ还可以禁止无限爆发操作（屏蔽ＢＴＥＲＭ ｂｉｔ）。
Ｌｏｃａｌ ｂｕｓ端的读、写时序基本相同，图２所示是其单字读写操作时序。以写周期为例，首先，ＰＬＸ９０５４通过置ＬＨＯＬＤ信号有效来申请ｌｏｃａｌ ｂｕｓ的主控权，在收到ｌｏｃａｌ ｂｕｓ仲裁的响应信号ＬＨＯＬＤＡ之后，ＰＬＸ９０５４将成为ｌｏｃａｌ ｂｕｓ的主控，随后置ＡＤＳ信号为低，使得地址总线信号ＬＡ[３１：２]、字节使能信号ＬＢＥ[３：０]和读写选择信号ＬＷ／ Ｒ 进入有效状态，一个ＬＣＬＫ周期之后，９０５４停止驱动ＡＤＳ，这时，地址总线ＬＡ[３１：２]上的地址信号将保持有效直至数据线上的数据有效并保持一个ＬＣＬＫ周期。数据线ＬＤ[１５：０]上的数据信号由ＲＥＡＤＹ驱动， ＲＥＡＤＹ表示ｌｏｃａｌ ｂｕｓ设备已经准备好，可以发送或者接收数据。ＢＬＡＳＴ信号由ＰＬＸ９０５４提供，ＢＬＡＳＴ信号为低表示一次传输的最后一个字节，ＢＬＡＳＴ的上升沿可用于标志一次数据传输的完成。一个ＬＣＬＫ周期之后，ＰＬＸ９０５４拉低ＬＨＯＬＤ?以放弃对ｌｏｃａｌ ｂｕｓ的主控权，此后，ｌｏｃａｌ ｂｕｓ仲裁响应９０５４的ＬＨＯＬＤ信号，并拉低ＬＨＯＬＤＡ以收回ｌｏｃａｌ ｂｕｓ主控权，这时的ｌｏｃａｌ ｂｕｓ置于闲置状态。这里，ＰＬＸ９０５４作为ｌｏｃａｌ ｂｕｓ主控权的唯一申请者，只要提出总线申请，ｌｏｃａｌ ｂｕｓ仲裁就会立即响应该申请。
１．２ ＨＰＩ口设计要求
ＨＰＩ口是一种数据宽度为１６ｂｉｔ的并行端口（Ｃ６４＊＊系列ＤＳＰ中，ＨＰＩ口的数据宽度达到３２ｂｉｔ）。通过ＨＰＩ口，主机可以直接对ＣＰＵ的存储器空间进行操作。在Ｃ６２１＊／Ｃ６７１＊系列ＤＳＰ中，没有留出专门的ＥＤＭＡ通道来执行ＨＰＩ口的访问操作，而是直接将ＨＰＩ口连接到内部的地址产生硬件上，因而提高了对内部存储空间的访问速度。ＨＰＩ口内部加入了两个八级深度的读写缓冲，可以执行地址自增的读写操作，提高读写操作的吞吐量。ＨＰＩ口为内部ＣＰＵ提供了标准３２ｂｉｔ的数据接口，同时为外部主机也提供了一个经济的１６ｂｉｔ接口，所以对外部主机而言，每次读写必须执行成对的１６ｂｉｔ操作。